《半导体》联电3角攻略 携手Cadence开发22奈米认证

联电(2303)今(13日)宣布Cadence优化的数位全流程已获得联电22奈米超低功耗(ULP)与22奈米超低漏电(ULL)制程技术认证，以加速消费、5G和汽车应用设计。

该流程结合了用于超低功耗设计的领先设计实现和签核技术，协助共同客户完成高品质的设计并实现更快的晶片设计定案(tapeout)流程。

Cadence数位全流程已针对联电的22ULP与ULL制程技术进行优化，流程包括Innovus设计实现系统、Genus合成解决方案、Liberate元件库特征化解决方案、Quantus寄生效应萃取解决方案、Tempus时序签核解决方案与物理验证系统(PVS和LPA)。

联电表示，完全整合的引擎，可以让使用者能够实现功耗、效能和面积(PPA)目标并缩短上市时间。

联电矽智财研发暨设计支援处处长陈元辉表示，联电的22ULP与ULL平台非常适合各种半导体应用，包括对功率或漏电敏感的消费类晶片，及需要更长电池寿命的可穿戴产品。借由与Cadence合作，客户可使用联电最新的制程技术和Cadence强大的数位全流程，能够满足严格的设计要求并实现设计和生产力目标。