《兴柜股》芯测打入义隆 缩短95％记忆体测试电路开发时程

芯测(6786)今日宣布，义隆(2458)导入芯测EZ-BIST便捷版记忆体测试电路开发工具(EDA)，作为开发晶片时记忆体测试电路设计的关键工具；经实测，透过此工具可大幅缩短记忆体测试电路开发时程约95％。

芯测表示，公司处于IC设计产业链的上游，提供EDA工具与IP给IC设计公司、设计服务公司、半导体制造商等，借由「EDA工具」与「IP」缩短IC设计开发时程，提升SoC良率。而公司主要营收来源则是来自于EDA工具的签约金以及IP授权金。

所谓EDA是指利用电脑软体工具将复杂的电子产品设计过程自动化，协助工程师在设计电子产品时，可以缩短产品开发时间，提高市场竞争力。而SoC则是将数个功能不同的晶片，整合成一个具有完整功能的晶片，再封装成一个积体电路，称为「系统单晶片(SoC)」；SoC的重要性在于其能减少体积、降低成本以及提升效能。然而，要将数个功能不同的晶片整合在一个SoC中，不论在制造、封装、测试上均有一定的难度，因此随着手机、高性能运算、IoT、车用电子、消费性电子需求及效能日益增加，记忆体测试与修复技术亦日趋重要。

芯测表示，EZ-BIST的优点在于全图形化设计介面、操作简易、学习曲线短、透过防呆的设计可避免人为操作工具时的错误。芯测提供的完整培训课程，工程人员只需要花一天的时间即可熟悉，并且可以透过简易操作介面在几分钟内完成记忆体测试电路的设计，提升开发记忆体测试电路的效率，大幅缩短SoC的开发时间。同时客户可借此建立标准化记忆体测试电路的设计流程，提高SoC的量产速度。

芯测客户销售部经理王宏康指出，芯测这次与义隆的合作，协助客户解决了记忆体错误资讯诊断分析的问题。同时也透过芯测在记忆体测试与修复电路设计上的专业，在EZ-BIST中提供在不同制程与应用的记忆体测试演算法选项，让工程人员更有效率选择合适的记忆体测试演算法，进而透过演算法降低晶片的DPPM (每百万件不良率)。同时透过EZ-BIST的辅助，客户只需要花之前约二十分之一的时间，便可以完成记忆体测试电路的设计，满足SoC快速上市的要求。

法人表示，根据国际调研机构Allied Market Research调查指出，全球SoC从2017年到2023年的复合年增长率为8.1%，预计在2023年达到2054亿美金。该公司9月营收虽仅有437万元，但因市场需求大，加上公司客户已逐渐稳定增加中，8月起已达单月损益两平，1~9月累计营收2419.1万元，已较去年同期成长286.44%，未来表现值得关注与期待。