芯启源申请FPGA原型验证的DRAM降速器相关专利，为FPGA原型验证平台和DRAM芯片匹配提供缓冲降速功能

金融界2024年12月18日消息，国家知识产权局信息显示，芯启源（上海）半导体科技有限公司申请一项名为“FPGA原型验证的DRAM降速器、数据写入和读取方法”的专利，公开号 CN 119129492 A，申请日期为2023年6月。

专利摘要显示，本发明公开了一种FPGA原型验证的DRAM降速器、数据写入和读取方法，降速器包括的DFI接口模块用于与FPGA原型验证平台中待验证芯片设计的内存控制器之间进行数据通信；第一数据缓存模块用于在待验证芯片设计的内存控制器与DRAM颗粒进行数据读取和写入过程中进行数据缓存；第一AXI总线转换模块用于实现第一数据存储模块和AXI总线交换机之间的数据转换；AXI总线交换机用于实现待验证芯片设计的内存控制器与DRAM颗粒之间的AXI总线通信；FPGA DRAM内存控制器用于控制DRAM颗粒的内存控制器IP，提供AXI总线的用户接口；FPGA DRAM PHY用于控制DRAM颗粒的物理层IP，实现与DRAM颗粒的数据通信。为FPGA原型验证平台和DRAM芯片之间提供了缓冲降速功能，使得低速率的FPGA原型验证与高速率的DRAM芯片相匹配。

本文源自：金融界

作者：情报员