NRE开案夯 IP厂接单抢抢滚

创意、世芯、爱普之晶片互联IP布局一览

高效能运算（HPC）处理器采用小晶片（chiplet）设计已成市场主流，但要将逻辑晶片及记忆体透过先进封装整合为次系统架构，晶片互联矽智财（IP）扮演关键角色。为争取系统大厂及网通巨擘HPC晶片委托设计（NRE）庞大商机，包括创意（3443）、世芯-KY（3661）、爱普*（6531）均推出对应IP方案，国际大厂抢着用。

全球通膨影响消费性电子销售，虽然亦造成半导体生产链进入库存去化，但随着人工智慧（AI）应用遍地开花，5G通讯渗透率快速拉升，系统及网路大厂对于HPC处理器需求强劲。然而受美中贸易战及俄乌战争地缘政治影响，各国以国家安全为由扶植本土半导体产业，客制化HPC处理器跃居主流，让创意、世芯-KY、爱普*等NRE开案接单强强滚。

为了加速HPC处理器开发及缩短生产前置时间，最佳做法就是集结已获认证IP及小晶片设计来打造客制化方案，但在研发过程中，因为逻辑晶片及记忆体之间传输速率宽频不够大，因而造成处理器算力闲置，形成所谓的范纽曼瓶颈（von Neumann bottleneck），亦成为业者急需解决难题。

现阶段HPC处理器因采用小晶片设计，晶圆代工厂及IDM厂均透过先进封装技术，将逻辑晶片及记忆体透过中介层（interposer）达成异质晶片整合效益，能够加快晶片对晶片（die-to-die）中介层传输速率及打开频宽的晶片互联IP成为当红炸子鸡。包括创意、世芯-KY、爱普*等业者近年来已推出新版本互联IP，抢攻HPC处理器NRE开案庞大市场大饼。

创意今年NRE开案已进入7奈米及5奈米先进制程，未来1～3年转为ASIC量产并明显挹注营收。看好HPC处理器先进制程由5奈米跨入3奈米，创意发表GLink晶片互联IP并获国际大厂采用，其中，GLink 2.5D率先完成全球首款7.2Gbps HBM3方案矽验证，营收成长效益将于未来1～2年显现。

世芯-KY已开始提供台积电4奈米N4P制程、3奈米N3E制程的NRE服务，有机会抢在明年完成设计定案。晶片互联IP开发部份，APlink 4.0已可支援5奈米家族的N5及N4P制程，新一代APlink 5.0与小晶片互联标准UCIe 1.0规格相容并支援N3E制程。

爱普*则是另辟蹊径，透过客制化DRAM及搭配的VHMLInK晶片互联IP，希望能取代HPC处理器中成本居高不下的HBM记忆体方案。爱普*已与台积电及力积电合作，整合55奈米逻辑晶片及38奈米DRAM的以太币挖矿机处理器的WoW堆叠已量产，与美国网路大厂合作的HPC新NRE开案亦将如期在年底进行。