《半导体》联电携Cadence 助攻3D-IC产品开发

Cadence的Integrity 3D-IC平台为业界首创的全面3D-IC解决方案，可将系统规画、晶片与封装实现及系统分析整合在单一平台上。联电的混合键合解决方案已准备就绪，可整合广泛、跨制程技术，支援边缘人工智慧（AI）、影像处理和无线通讯等终端应用的开发。

联电表示，此次双方在晶圆对晶圆堆叠技术上的合作，采用联电40奈米低功耗（40LP）制程，以Cadence Integrity 3D-IC平台验证该设计流程中的关键3D-IC功能，包括创建系统规画和智能凸块（bump）。

此参考流程以Cadence Integrity 3D-IC平台为核心，建立在高容量、多技术分层的资料库上，针对完整3D设计专案，可将设计规画、实现和系统分析统整在一个管理平台中，设计初期即可针对3D堆叠中的多个小晶片一并进行热完整性、功耗和静态时序设计和分析。

同时，参考流程还支持系统层级、针对连接精确度的布局验证（LVS）检查、针对覆盖占比和对齐度检查的电气规则检查（ERC），以及针对3D堆叠晶片设计结构中热分布的热分析。

联电元件技术开发及设计支援副总经理郑子铭表示，成本效益和设计可靠度提升是联电混合键合技术的2大主轴，也是此次与Cadence合作创造的成果与优势，未来将可让共同客户享受3D设计架构带来的优势，同时大幅减省设计整合所需时间。

Cadence数位与签核事业群研发副总裁Don Chan表示，Cadence 3D-IC设计流程及Integrity 3D-IC平台已经最佳化，结合联电的混合键合技术，为客户提供全面的设计、验证和实现解决方案，让客户能自信创建和验证创新的3D-IC设计，同时加快上市时间。