Intel展示晶片背部供電與直接背部接觸的3D堆疊CMOS電晶體技術進展 持續推動摩爾定律成長

在今年度的IEEE国际电子元件会议 (IEDM 2023)中，Intel展示其结合晶片背部供电与直接背部接触的3D堆叠CMOS (互补金属氧化物半导体)电晶体技术进展，强调在晶片背部供电技术研究突破，率先提出可在相同300mm (12吋)直径规格晶圆整合矽电晶体与氮化镓 (GaN)电晶体的大规模3D单晶设计，而非像往常必须透过封装技术实现。

Intel资深副总裁暨元件研究部总经理Sanjay Natarajan表示：「我们正进入制程技术的埃米世代 (Angstrom era)，并且在四年内推进五个制程节点，持续创新比以往更加重要。在IEDM 2023上，Intel展示了推动摩尔定律的相关研究进展，凸显我们能够引入领先的技术，为下一代行动运算实现更进一步的扩展和高效电力传输。」

近期公布的制程技术蓝图中，凸显Intel在持续微缩方面的创新，包括PowerVia晶片背部供电技术、可用于先进封装的玻璃基板，以及Foveros Direct封装技术，这些技术皆源于Intel元件研究团队，预计在2030年前投入生产。

在IEDM 2023大会上，Intel元件研究团队展现对创新的坚持，开拓全新方式，在矽晶片上置入更多电晶体，实现更高性能。研究人员已确立如何透过有效堆叠电晶体、持续达成微缩的关键研发领域，再结合晶片背部供电和背部接触技术，推动电晶体架构技术发展。

除了改善晶片背部供电和采用新型二维电子通道材料 (2D channel materials)，Intel表示将致力延续摩尔定律，在2030年达成单一封装内整合1兆组电晶体规模的目标。

目前Intel已经实现可在小至60nm的微缩闸极间距，以垂直堆叠形式建构互补场效电晶体 (Complementary Field Effect Transistors，CFET)。堆叠电晶体可以缩减元件占用面积，达到效能最佳化，同时结合背部供电和直接背部接触技术，凸显英特尔在环绕式闸极场效电晶体 (Gate-All-Around FET)领域的领导地位，展现超越RibbonFET的创新能力。

而预计在2024年投入量产的PowerVia晶片背部供电技术，Intel在IEDM 2023旗舰更确立PowerVia之外延伸技术，并且扩展晶片背部电力传输路径，以及实现这些目标所需的关键制程进展。此项计划更强调背部接触与其他创新垂直互连应用，借此实现节省面积的装置堆叠。

另外，Intel更展示用于CMOS关键元件NMOS (n通道金属氧化物半导体)和PMOS (p通道金属氧化物半导体)的高迁移率TMD电晶体原型，并且展示全球第一款环绕式闸极2D TMD PMOS电晶体，以及世界上第一个在 300 mm晶圆上制造的2D PMOS电晶体，借此强调透过渡金属二硫属化物 (TMD)2D通道材料，为缩小电晶体物理闸极长度至10nm以下的发展机会。

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