台积：摩尔定律未死 持续推进

摩尔定律会不会终结？看来仍有得争辩。晶圆代工龙头台积电甫上任的全球行销主管Godfrey Cheng在台积电官方部落格发表最新贴文指出，摩尔定律未死，台积电仍有很多方法可以增加晶片内电晶体密度来延续摩尔定律。业界认为，台积电先进制程5奈米已开始试产且将于2020年量产，3奈米研发进度符合预期并将在2022年量产，2奈米也可能在3奈米量产两年后推出，再搭配先进封装技术，持续推进摩尔定律前进。

Godfrey Cheng在文中提及，有些人将摩尔定律定位在相同晶片尺寸面积下的性能每两年增加一倍，过去几年在中央处理器（CPU）及绘图处理器（GPU）的开发上似乎是正确的。但自2000年以来，运算能力大大提高，但这不是透过提高电晶体时脉速度，而是透过矽架构创新及运算工作负载的执行绪化或平行化达成，例如增加晶片中的核心数来增加执行绪以提供更高效能运算。

文中提及，近年来有人认为摩尔定律已死，认为无法再继续缩小电晶体，因为很多原因限制了电晶体的制造，所以如何以最有经济效益的方法将数十亿个电晶体放在一颗晶片中，就是晶片制造工程师现今遇到最大的挑战。

为了解决这个问题，台积电日前宣布推出5+奈米（N5P），扩大5奈米制程节点的领先，5奈米制程晶片拥有世界上最高的电晶体密度及最快的效能，台积电会继续进行单个电晶体微缩并持续提高晶片内建电晶体密度。

此外，台积电也看到在人工智慧（AI）时代的另一个系统级的挑战，就是要解决高延迟的问题，利用让记忆体更靠近逻辑晶片的方式，系统可实现更低的延迟、更低的功耗，达到更高的整体效能。由于晶片及系统的定义变得模糊，未来两者之间差异会更加模糊且最终完全消除，并且由设计技术协同优化（DTCO）时代转变为系统技术协同优化（STCO）。

台积电如今可透过先进的封装技术，包括基于矽制程的中介层（interposer）或扇出制程的小晶片（chiplet）等方法，将记忆体及逻辑晶片核心紧密集成，未来还能够将晶圆及晶圆堆叠，提供台积电客户更好的晶片密度及效能。