台积7奈米先进封装 Q4完成认证

晶圆代工龙头台积电加速3DIC先进封装技术推进，属于前段3D领域台积电系统整合晶片封装（TSMC-SoIC）项目的晶圆堆叠晶圆（WoW）、晶片堆叠晶圆（CoW）等先进封装，将在今年第四季完成7奈米制程晶圆或晶片的堆叠封装技术认证。业界分析，台积电将在高效能运算（HPC）处理器的先进制程晶圆代工及晶圆级封装市场稳坐龙头宝座，并拉开与竞争对手技术距离。

台积电去年将先进封装技术整合到3DFabric平台，包括台积电前段3D矽堆叠技术TSMC-SoIC，以及包括基板上晶圆上晶片封装（CoWoS）与整合型扇出（InFO）的后段导线连结技术所组成，提供客户整合异质小晶片（chiplet）的弹性解决方案。

台积电TSMC-SoIC同时提供WoW及CoW先进封装制程，能够同时堆叠同质或异质晶片并大幅提升系统效能，并且缩小产品晶片尺寸。台积电WoW技术已成功于去年在逻辑对记忆体及逻辑对深沟槽电容（DTC）的垂直异质整合上展现出优异的电性表现，7奈米晶圆WoW制程预期会在第四季完成认证。

台积电CoW制程研发持续进行，但在7奈米对7奈米的CoW堆叠制程可望在今年第四季完成认证且准备就绪，而5奈米对5奈米CoW堆叠制程预期在2022年第三季准备就绪。台积电正在加快竹南封装厂AP6建厂作业，该厂总面积是台积电其它4座封测厂总面积的1.3倍，预计明年下半年开始量产CoW在内的TSMC-SoIC先进封装制程。

针对5G智慧型手机等行动应用，台积电推出InFO_B（bottom only）解决方案，将强大的行动处理器整合于轻薄精巧的封装之中，提供强化的效能与功耗效率，并且支援行动装置制造厂商封装时所需的DRAM堆叠。

台积电去年量产第五代整合型扇出层叠封装（InFO-PoP Gen5）以支援行动应用，并获得苹果A14应用处理器采用，台积电亦量产第二代整合型扇出暨基板封装技术（InFO-oS Gen2）支援HPC运算晶粒分割应用。第六代InFO-PoP已成功通过认证支援行动应用和增强散热性能，如期开发完成的第三代InFO-oS提供了更多的晶片分割，整合于更大的封装尺寸和更高的频宽。