联电携手智原 发表55奈米eFlash
▲联电携手智原，发表55奈米eFlash大降65％功耗矽智财。(资料照／记者高振诚摄)
联华(2303)与ASIC设计服务领导厂商智原(3035)共同发表，于联电55奈米低功耗嵌入式快闪记忆体(embedded flash eFlash)制程的基础矽智财元件库(cell library)、记忆体编译器(memory compiler)，以及关键介面IP等。这套完整55奈米eFlash解决方案，可同时满足市场对低功耗与高密度的设计需求，相当适用于各种物联网与穿戴式装置应用。
对于需要长时间待机的电子装置，为延长电池续航力，低功耗设计为首要门槛。为达到标准及满足需求，智原透过低漏电记忆体周边优化设计，将记忆体编译器的功耗大幅降低，甚至在待机模式时，降低幅度达70%以上。功能强大的I/O元件库在数位与类比介面都有提供，并有一套与5.0伏特介面相容的高压I/O元件库可供选择。
这些IO元件库都是采用联电高临界电压HVT核心元件所设计完成， 以达到降低漏电的功能，除了基础IP之外，智原也开发完成了一些关键介面IP，包含采HVT设计的低功耗USB2.0，在闲置状态下，相较于传统方法所设计出的OTG PHY，可大幅降低65%的功耗。
智原科技市场处处长暨发言人颜昌盛表示：「针对低功耗的应用产品，智原从0.18微米、0.11微米、到现在的55奈米eFlash制程，与联电始终保持非常密切的合作关系，以建构强大的解决方案平台，提供客户采用。
智原奠基于长期以来所累积的IP开发实力以及对联电制程的熟悉度，所以这次得以推出大幅降低功耗的矽智财。而随着这项重大里程碑的达成，以及智原与联电的持续合作，相信双方的客户都将能在最短的时间内，攫取物联网市场的新兴商机。
联电矽智财研发暨设计支援资深处长林世钦表示：「联电持续扩大在IP资料库上的建构，以带给物联网晶片设计人员更满意的低功耗效益。联电55奈米低功耗SST eFlash技术已经被广泛采用、有强大IP与设计资源投入、可供量产的制程。智原加入联电55奈米制程平台解决方案，可协助客户进一步扩展功耗导向的应用市场商机。